Вопросы с тегом «verilog»

Locked . Этот вопрос и его ответы заблокированы, потому что вопрос не по теме, но имеет историческое значение. В настоящее время он не принимает новые ответы или взаимодействия. У меня две недели до окончания моего первого курса по дизайну цифровой логики в колледже, и, очевидно, окончательного проекта не будет - …

11 fpga  design  vhdl  verilog 

Что касается программного обеспечения, книга « Шаблоны проектирования» представляет собой набор шаблонов для выполнения общих задач в программном обеспечении и дает практикующим программистам общую терминологию для описания некоторых компонентов, которые им необходимо создать. Существует ли такая книга или ресурс для синтезируемых RTL или RTL вообще? Такие вещи, как типичные подводные …

11 vhdl  verilog  best-practice 

Рассмотрим выражение вроде: assign x = func(A) ^ func(B); где вывод функции имеет ширину 32 бита, а x представляет собой провод из 16 бит. Я хочу назначить только 16 младших битов полученного xor. Я знаю, что приведенный выше код уже делает это, но он также генерирует предупреждение. «Очевидный» подход не …

11 verilog 

Я анализирую некоторый код verilog и нашел что-то вроде wire z = |a & b; в то время как симуляция код ведет себя так же, как wire z = a & b; так что мне было интересно, что означает |символ (труба)? Влияет ли это на симуляцию / синтез?

10 verilog 

Я новичок в Verilog, и хотел бы узнать, как сравнить два числа. Например, давайте сравним параметр или reg (скажем, a) с числом 2 (2'b10). Как это будет написано в Verilog?

10 verilog 

Я программирую Altera Cyclone IV, используя Verilog и Quartus II. В моем проекте я хотел бы использовать оба края часов, чтобы можно было делить часы по нечетному коэффициенту с коэффициентом заполнения 50%. Вот фрагмент моего кода: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= …

10 fpga  verilog  intel-fpga 

Мой HDL-компилятор (Quartus II) генерирует временные отчеты. В нем узлы имеют столбец «перекоса часов». Единственное определение перекоса часов, которое я нашел, находится в документации TimeQuest (см. Стр. 7-24): Чтобы вручную указать неопределенность часов или наклон для передач по часам, используйте set_clock_uncertaintyкоманду. Итак, если асимметрия - это «неопределенность», почему некоторые из …

10 fpga  verilog  clock  intel-fpga 

Закрыто. Этот вопрос не по теме . В настоящее время он не принимает ответы. Хотите улучшить этот вопрос? Обновите вопрос, чтобы он соответствовал теме обмена электротехническими пакетами. Закрыто 5 лет назад . Существует множество бесплатных симуляторов SPICE и Verilog, таких как LTSPICE, TINA или даже WinSPICE. Также есть несколько симуляторов …

10 verilog  development-tools  simulation 

Существуют ли какие-либо бесплатные инструменты синтеза или инструменты с открытым исходным кодом, которые могут преобразовать Verilog RTL в общий список соединений шлюзов? (состоит из общих NAND, NOR, XOR, D-flops / регистров и т. д. Оптимизация не требуется.). Если не для полного языка, то как насчет «полезного» подмножества RTL (помимо простого …

10 verilog  synthesis 

Может кто-нибудь сказать мне, в чем разница между RTL и поведенческим кодом Verilog? Есть ли четкое разграничение между проектами на этих двух уровнях?

10 digital-logic  verilog  vhdl  hdl 

Я использую PIC12F675 для проекта, и все работает отлично, кроме одной вещи. GP4 не работает как цифровой IO. Я много смотрел на конфиги и код, но ничего не смог найти. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma config MCLRE = …

9 pic  c  embedded  programming  audio  oscillator  spark  dc-dc-converter  boost  charge-pump  eagle  analog  battery-charging  failure  humidity  hard-drive  power-supply  battery-charging  charger  solar-energy  solar-charge-controller  pcb  eagle  arduino  voltage  power-supply  usb  charger  power-delivery  resistors  led-strip  series  usb  bootloader  transceiver  digital-logic  integrated-circuit  ram  transistors  led  raspberry-pi  driver  altium  usb  transceiver  piezoelectricity  adc  psoc  arduino  analog  pwm  raspberry-pi  converter  transformer  switch-mode-power-supply  power-electronics  dc-dc-converter  phase-shift  analog  comparator  phototransistor  safety  grounding  current  circuit-protection  rcd  batteries  current  battery-operated  power-consumption  power-electronics  bridge-rectifier  full-bridge  ethernet  resistance  mosfet  ltspice  mosfet-driver  ftdi  synchronous  fifo  microcontroller  avr  atmega  atmega328p  verilog  error  modelsim  power-supply  solar-cell  usb-pd  i2c  uart 

В настоящее время я участвую в университетском проекте по внедрению процессора существующего набора инструкций. Идея состоит в том, что к концу проекта я смогу синтезировать этот проект и запустить его в FPGA. Пока все идет хорошо, я начал реализовывать дизайн в Verilog HDL несколько дней назад и получил очень простую …

9 verilog  vhdl  design  hdl  systemc 

У меня есть параметризованный модуль в Verilog, где параметры - это тактовая частота и частота обновления, которая используется для расчета количества циклов бездействия, вставленных между экземплярами повторяющейся операции. Тем не менее, очень легко установить параметры, которые не могут быть достигнуты (потому что операция занимает нетривиальный промежуток времени, поэтому повторение должно …

9 verilog 

Я хочу создать схему конкретной иерархии модулей verilog, показывающую, какие блоки связаны с какими другими блоками. Так же, как инструмент Debussy / Verdi nschema от Novas / Springsoft или любой из ряда инструментов EDA, которые предоставляют браузер графического дизайна для вашего RTL. Какая область инструментов доступна для программного рисования схем …

9 vhdl  verilog 

Я знаю, что разные компании имеют разные определения названий должностей, но в целом, «логический дизайн» - это то же самое, что и «проектирование цифровых схем»?

9 vhdl  verilog