Универсальные бесплатные инструменты синтеза Verilog?

Существуют ли какие-либо бесплатные инструменты синтеза или инструменты с открытым исходным кодом, которые могут преобразовать Verilog RTL в общий список соединений шлюзов? (состоит из общих NAND, NOR, XOR, D-flops / регистров и т. д. Оптимизация не требуется.). Если не для полного языка, то как насчет «полезного» подмножества RTL (помимо простого списка соединений уровня шлюза Verilog)?

Yosys делает именно то, что вы хотите, и поддерживает большую часть Verilog-2005. Посмотрите каталоги * / rtl / по адресу https://github.com/cliffordwolf/yosys-bigsim/, чтобы найти примеры, которые можно синтезировать с помощью Yosys.

Раскрытие: я автор Yosys.

Icarus Verilog, инструмент OSS, очень удобен, даже имеет симулятор. http://iverilog.icarus.com/

Это инструмент моделирования и синтеза Verilog. Он работает как компилятор, компилируя исходный код, написанный на Verilog (IEEE-1364), в некоторый целевой формат. Для пакетного моделирования компилятор может генерировать промежуточную форму, называемую сборкой vvp. Для синтеза компилятор генерирует списки соединений в желаемом формате. Собственно компилятор предназначен для анализа и разработки описаний конструкций, написанных в соответствии со стандартом IEEE IEEE Std 1364-2005.

Icarus Verilog находится в стадии разработки, и поскольку языковой стандарт тоже не стоит на месте, он, вероятно, всегда будет. Так и должно быть. Однако время от времени я буду выпускать стабильные выпуски и постараюсь не отказываться от каких-либо функций, присутствующих в этих стабильных выпусках.

Основной целью портирования является Linux, хотя он хорошо работает на многих похожих операционных системах. Различные люди предоставили предварительно скомпилированные двоичные файлы стабильных выпусков для различных целей. Эти релизы портируются добровольцами, поэтому наличие доступных двоичных файлов зависит от того, кто потратит время на упаковку. Icarus Verilog был перенесен в Эту другую операционную систему в качестве инструмента командной строки, и для пользователей без компиляторов существуют установщики. Вы также можете скомпилировать его полностью с помощью бесплатных инструментов, хотя существуют предварительно скомпилированные двоичные файлы стабильных выпусков.

Я думаю, что ваши потребности лучше всего удовлетворяют анализатор HDL и Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Он поддерживает почти все конструкции Verilog 1995-2001. Он генерирует выходные данные в виде общих ворот в формате Verilog. Также вы можете указать библиотеку технологий для отображения. Он имеет свой собственный формат библиотеки.