Вопросы с тегом «vhdl»

Locked . Этот вопрос и его ответы заблокированы, потому что вопрос не по теме, но имеет историческое значение. В настоящее время он не принимает новые ответы или взаимодействия. У меня две недели до окончания моего первого курса по дизайну цифровой логики в колледже, и, очевидно, окончательного проекта не будет - …

11 fpga  design  vhdl  verilog 

Я пытаюсь начать работу с DSP на моей доске Spartan-3. Я сделал плату AC97 с чипом от старой материнской платы, и до сих пор я делал это для АЦП, умножения выборок на число <1 (уменьшение громкости) и затем на ЦАП. Теперь я хотел бы сделать некоторые базовые вещи DSP, такие …

11 fpga  vhdl  dsp  iir  fir 

Что касается программного обеспечения, книга « Шаблоны проектирования» представляет собой набор шаблонов для выполнения общих задач в программном обеспечении и дает практикующим программистам общую терминологию для описания некоторых компонентов, которые им необходимо создать. Существует ли такая книга или ресурс для синтезируемых RTL или RTL вообще? Такие вещи, как типичные подводные …

11 vhdl  verilog  best-practice 

Я учусь использовать FPGA (плата разработки Papilio, на которой установлен xilinx spartan3e, использующий vhdl). Мне нужно разделить входящий импульс на (жестко закодированное) число. Я вижу 3 варианта - примерно, как псевдокод (на примере 10 отсчетов): Инициализируйте до 0, при увеличении входного фронта на 1, сравните с 10; если они равны, …

11 fpga  vhdl  xilinx  papilio 

Когда я подхожу к проблеме в C ++ или python, существует много библиотек, которые выполняют тяжелую работу над моим кодом. Я думаю о GNU GSL , BOOST или FFTW для C ++ и NumPy или SciPy для Python. Во многих отношениях тот факт, что эти ресурсы существуют, делает кодирование на …

11 vhdl  library  open-source  code-design 

Как я могу вывести внутренние сигналы моего исходного кода VHDL на свой стенд, чтобы я мог просматривать их как сигналы? Я использую Active HDL. Я хотел бы знать, есть ли какой-либо инструмент независимый метод достижения моей цели. Любая помощь приветствуется. Я получаю эту ошибку сейчас. Мой исходный код entity SPI_DAC …

11 vhdl 

Я хочу или биты вектора вместе. Скажем, у меня есть вектор, который я назвал, example(23 downto 0)и я хочу перевести все биты в другой вектор, есть ли способ сделать это, не включающий переход example(0) or example(1) or ...example(23)?

11 vhdl 

В статье о радиационно-жестких ПЛИС я наткнулся на это предложение: «Другая проблема, связанная с устройствами Virtex, заключается в том, что в этих устройствах иногда используются половинные защелки. Они используются для внутренних констант, поскольку это более эффективно, чем использование логики». Я никогда не слышал о примитиве устройства FPGA, называемом «полузажимом». Насколько …

10 fpga  vhdl  xilinx  radiation 

Современные FPGA имеют встроенные блоки DSP, последние FPGA даже имеют встроенные модули с плавающей запятой, соответствующие IEEE-754. Можно создать объект / модуль DSP с помощью графического интерфейса после выбора необходимых параметров в нем, а затем создать его экземпляр в проекте. Когда нам нужно сделать такой микроменеджмент в проекте создания реальных …

10 fpga  vhdl  dsp 

Я работаю в команде, которая занимается разработкой драйверов и ПЛИС. Симуляция FPGA выполняется в Modelsim, а программное обеспечение драйвера написано на C. Чтобы минимизировать риск интеграции, я хотел бы иметь возможность смоделировать взаимодействие между двумя половинами нашего продукта, прежде чем устанавливать его на аппаратное обеспечение. Я знаю, что Modelsim поддерживает …

10 vhdl  simulation  modelsim 

Я пытаюсь реализовать трехступенчатый конвейер MD5 по этой ссылке . В частности, алгоритмы на стр. 31. Существует также другой документ, который описывает пересылку данных. Это сделано в FPGA (Terasic DE2-115). В этом проекте нет схем, только код VHDL. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( CLOCK_50 …

10 fpga  vhdl 

Может кто-нибудь сказать мне, в чем разница между RTL и поведенческим кодом Verilog? Есть ли четкое разграничение между проектами на этих двух уровнях?

10 digital-logic  verilog  vhdl  hdl 

У меня есть следующая функция VHDL, которая умножает данную матрицу amxn на вектор nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to …

9 fpga  vhdl  matrix 

Я проектирую клавиатуру в VHDL. Все работает нормально, когда нажата только одна клавиша. Я сканирую каждый столбец на предмет нажатия клавиши на конечном компьютере, и когда ни одна клавиша не нажимается, это условие, при котором pin4pin6pin7pin2 = "0000"я переключаюсь в следующее состояние для сканирования следующего столбца. Таким образом, я устанавливаю …

9 vhdl  state-machines 

Фон Это личный проект; это касается подключения FPGA к N64, байтовые значения, которые получает FPGA, затем отправляются через UART на мой компьютер. Это на самом деле работает довольно хорошо! К сожалению, в случайное время устройство выйдет из строя, а затем восстановится. Благодаря отладке мне удалось найти проблему, однако я нахожусь …

9 fpga  vhdl  protocol