Вопросы с тегом «vhdl»

Я знаю два способа, которыми переменная VHDL синтезируется инструментом синтеза: Переменная, синтезированная как комбинационная логика Переменная, непреднамеренно синтезированная как Latch (когда неинициализированная переменная назначается сигналу или другой переменной) Каковы другие способы, которыми переменная VHDL может быть синтезирована? (Пример: это можно интерпретировать как FF?)

9 vhdl  synthesis  rtl 

Какая разница между использованием: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; а также ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Каковы ограничения использования BIT по сравнению с STD_LOGIC и наоборот? Они полностью взаимозаменяемы? Я понимаю, что если я определю STD_LOGIC, …

9 vhdl 

Я совершенно новичок в мире FPGA и думал, что начну с очень простого проекта: 4-битного 7-сегментного декодера. Первая версия, которую я написал исключительно на VHDL (это, по сути, единый комбинаторный режим select, не требующий часов), и, похоже, он работает, но я также хотел бы поэкспериментировать с материалом «IP Cores» в …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

Я хочу разработать блок комбинационной логики с использованием VHDL, но иногда синтезированный результат содержит непреднамеренную защелку. Каким правилам кодирования я должен следовать, чтобы синтезатор не вывел защелки? Пример: в небольшом сегменте кода я должен использовать операторы if-else?

9 vhdl 

В настоящее время я участвую в университетском проекте по внедрению процессора существующего набора инструкций. Идея состоит в том, что к концу проекта я смогу синтезировать этот проект и запустить его в FPGA. Пока все идет хорошо, я начал реализовывать дизайн в Verilog HDL несколько дней назад и получил очень простую …

9 verilog  vhdl  design  hdl  systemc 

Я хочу создать схему конкретной иерархии модулей verilog, показывающую, какие блоки связаны с какими другими блоками. Так же, как инструмент Debussy / Verdi nschema от Novas / Springsoft или любой из ряда инструментов EDA, которые предоставляют браузер графического дизайна для вашего RTL. Какая область инструментов доступна для программного рисования схем …

9 vhdl  verilog 

Я знаю, что разные компании имеют разные определения названий должностей, но в целом, «логический дизайн» - это то же самое, что и «проектирование цифровых схем»?

9 vhdl  verilog 

Я работаю над улучшением и очисткой уже функционирующего большого дизайна FPGA с 64-битной шиной данных. Один из возникших вопросов: «Должны ли мы перевести все наши автобусы на AXI4Lite / APB, или мы должны оставить их как есть?» Некоторые из них AXI4Lite, а некоторые APB. Те, кто в команде AXI4Lite, утверждают, …

8 fpga  vhdl  interface  hardware  bus 

На первый взгляд можно ожидать, что приведенный ниже исходный код VHDL будет вести себя как регистр сдвига. В этом д со временем будет "UUUU0", "UUU00", "UU000", "U0000", "00000", .... но вместо этого это всегда Uпосле пяти (или более) последовательных тактов. Почему это? Этот код на самом деле является значительно упрощенной …

8 vhdl  simulation  modelsim  activehdl 

У меня есть доска Altera DE2 и я пытаюсь рисовать спрайты. У меня возникли проблемы с реализацией экранного буфера. У меня есть объект отображения, который с частотой 25 МГц выводит пиксели для отображения VGA. Я надеялся реализовать буфер в SDRAM. Первоначальная идея заключалась в том, чтобы загружать пиксели в следующий …

8 fpga  vhdl  vga  buffer