VHDL: OR-IN-биты вектора вместе

Я хочу или биты вектора вместе. Скажем, у меня есть вектор, который я назвал, example(23 downto 0)и я хочу перевести все биты в другой вектор, есть ли способ сделать это, не включающий переход example(0) or example(1) or ...example(23)?

or_reduceэто то, что вы хотите, и это доступно в std_logic_misc. Поддерживается A и X для FPGA.

В Verilog есть удобный «оператор редукции», который делает именно то, что вы просите: |example[23:0]дает результат ИЛИ для обработки всех битов exampleвектора.

К сожалению, VHDL не имеет этого оператора. Согласно comp.lang.vhdl FAQ , хотя

Не существует предопределенного оператора VHDL для выполнения операции сокращения для всех битов вектора (например, для «или» всех битов вектора). Однако операторы сокращения могут быть легко реализованы:

[пропуская пример, который не обрабатывает значения 'X' и 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );