Я знаю два способа, которыми переменная VHDL синтезируется инструментом синтеза:
- Переменная, синтезированная как комбинационная логика
- Переменная, непреднамеренно синтезированная как Latch (когда неинициализированная переменная назначается сигналу или другой переменной)
Каковы другие способы, которыми переменная VHDL может быть синтезирована? (Пример: это можно интерпретировать как FF?)