Вопросы с тегом «timing»

В своей профессиональной жизни мне иногда приходится создавать временные диаграммы для протоколов: UART , SPI и т. Д. Однако я не могу найти ни одной хорошей программы. Какие программы можно порекомендовать для этого и каков опыт их использования?

33 communication  spi  uart  timing  drawing 

Я пытаюсь создать домашний компьютер Z80 для развлечения ретро-компьютеров и научить себя основам электронного дизайна. Для подтверждения концепции, я уже собрал базовую систему на макетах в предыдущие недели. Текущий прототип чрезвычайно прост. Я использовал кристалл 4 МГц, управляемый генератором 74HCT04 Пирса, в качестве системных часов, два защелки 74HCT573 в прозрачном …

15 embedded  logic-gates  signal-integrity  timing  z80 

Так что для тех, кто не знает, теорема о расовой опасности (RHT) гласит: A x B + A 'x C = A x B + A' x C + B x C Я понимаю другую часть RHT, о задержках и тому подобном, но я не понимаю, почему приведенное выше логическое …

12 digital-logic  logic-gates  timing  race-condition 

Я создаю эти музыкальные секвенсоры . Только это не совсем секвенсор, это физический интерфейс для секвенсора. Секвенсор - это приложение, которое работает на ноутбуке, к которому подключается секвенсор, и позволяет пользователю создавать барабанные петли на лету. Это довольно весело, но для этого нужен ноутбук, потому что секвенсор не «встроен». То, …

11 arduino  timing  midi 

В документации micros () указано, что возвращаемое значение всегда будет кратно 4. Есть ли способ получить микросекундный клик с более высоким разрешением, предпочтительно до уровня 1 микросекунда? Сброс до уровня AVR является приемлемым.

11 arduino  timing 

Вступление Найдя в Интернете много, иногда противоречивую или неполную информацию и в некоторых учебных классах о том, как правильно создавать временные ограничения в формате SDC , я хотел бы попросить сообщество EE помочь с некоторыми общими структурами генерации тактовых импульсов, с которыми я столкнулся. Я знаю, что существуют различия в …

10 clock  timing  constraints  sdc 

Я новичок в fpgas, и есть некоторые тонкости синхронизации, которые я не уверен, что понимаю: если все мои синхронные процессы запускаются на одном и том же фронте, то это означает, что мои входные данные «фиксируются» на одном восходящем фронте, и мой выходы меняются на .. тот же край? следующий передний …

10 digital-logic  fpga  timing 

В мире FPGA, что такое ложные ограничения пути для компилятора HDL? Чем они полезны?

10 fpga  timing  hdl 

У меня есть схема синхронизатора шины для передачи широкого регистра через домены часов. Я приведу упрощенное описание, исключая логику асинхронного сброса. Данные генерируются за один час. Обновления имеют много (по крайней мере дюжину) угловых точек: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT …

10 fpga  clock  timing  sdc 

Я пытаюсь отладить плату Ethernet 100 Мбит и сталкиваюсь с проблемой, которую пытаюсь решить. Это глазная диаграмма для передающей пары. Принимающая пара очень похожа. Это PHY LAN8700, и у меня фактически отключен интерфейс MII, поэтому PHY передает кодовые последовательности IDLE. Это принудительно в 100Mbit / FDX в соответствии с таблицей. …

10 ethernet  timing  signal-integrity  troubleshooting 

Я хотел бы знать, как построить голый асинхронный контроллер DRAM. У меня есть несколько 30-контактных модулей 1MB SIMM 70ns DRAM (1Mx9 с проверкой четности), которые я хотел бы использовать в проекте по созданию домашнего компьютера. К сожалению, для них нет таблицы данных, поэтому я перешел от Siemens HYM 91000S-70 и …

9 memory  timing  dram  7400 

Я пытаюсь настроить модуль MSSP PIC18F25K22 в основной режим SPI. Я смотрю на время, и часы не остаются стабильными на протяжении всей передачи. Картинка показывает это лучше, чем слова. После отправки бита часы укорачиваются, и каждый раз не на одну и ту же величину. Я раньше не работал с SPI, …

8 pic  spi  timing 

У меня проблемы с созданием относительно простой конструкции ПЛИС (для Altera Cyclone IV), соответствующей времени для логики с тактовой частотой 250 МГц. Это заставляет меня задуматься о том, как коммерческим микропроцессорам (таким как Intel Core i7) удается достичь синхронизации на тактовых частотах более чем на порядок выше. Как коммерческие микропроцессоры …

8 fpga  microprocessor  timing