Many Существует много преимуществ HDL (языков описания аппаратного обеспечения) в качестве стандарта для проектирования.
Описание функциональных возможностей может быть на более высоком уровне, проекты на основе HDL могут быть синтезированы в описание выбранной технологии на уровне шлюза, дизайн HDL более понятен, чем сетевой список на уровне шлюза или схематическое описание и HDL уменьшить количество ошибок из-за строгой проверки типов.
Языки описания оборудования VHDL и Verilog были разработаны для моделирования оборудования с целью моделирования на более высоком уровне абстракции, который включает такие функции, как параллелизм, синхронизация, иерархия, повторное использование компонентов, поведение состояний, синхронное поведение, асинхронное поведение, синхронизация и присущий параллелизм ,
Проблемы возникают во время синтеза, сопоставления описания проекта с конкретным процессом и реализации шлюза. Это требует, чтобы вы не могли использовать высокоуровневые функции HDL - вы должны создать «синтезируемый Verilog / VHDL»
Таким образом, у вас есть HDL для синтеза и HDL для симуляции, а подмножество для синтеза зависит от инструмента.
Вы не можете перейти от описания дизайна поведения к сетевому списку / макету. Но вы можете структурировать свой дизайн так, чтобы иметь поведенческие компоненты, которые также имеют синтезируемый аспект, который можно сравнивать друг с другом. Вы начинаете с поведения, а затем, когда это работает, вы переписываете для синтеза (который является подмножеством). По пути вы переходите от общего к конкретному и строите испытательные стенды.