Я проектирую схему и плату для управления 7 ЦАП от FPGA. (ЦАП AD9762 )
Можно ли управлять тактовыми входами на всех 7 ЦАП с помощью одного тактового выхода (с выходного контакта PLL) ПЛИС? Или это рецепт катастрофы?
Это будут односторонние часы с макс. частота. 125 МГц.
Или я должен использовать тактовый буфер для буферизации часов перед каждым входом тактового сигнала ЦАП?
Если это так, это хороший тактовый буфер? ( NB3N551 )
Есть ли лучший, который я могу использовать?
Изменить: Извините, я должен был упомянуть: Все ЦАП будут на 5 "x5" печатной плате, подключенной через короткий (несколько дюймов) ленточный кабель к плате FPGA.
Edit2: Если я могу перефразировать вопрос: если я могу позволить себе комнату и стоимость буфера часов, есть ли потенциальные недостатки? Или это был бы безопасный способ сделать это?