Почему ворота NAND предпочтительнее, чем ворота NOR в промышленности?

Я читал во многих местах, что ворота NAND предпочтительнее, чем ворота NOR в промышленности. Причины, приведенные в Интернете, говорят:

NAND имеет меньшую задержку, чем Nor, из-за PMOS NAND (размер 2 и параллельно) по сравнению с PMOS NOR (размер 4 последовательно).

Насколько я понимаю, задержка будет такой же. Вот как я думаю, что это работает:

Абсолютная задержка (Dabs) = t (gh + p)
г = логическое усилие
h = электрическое усилие
р = паразитарная задержка
t = единица задержки, которая является технологической постоянной

Для NAND и NOR ворота (gh + p) получаются (Cout / 3 + 2). Т тоже самое для обоих. Тогда задержка должна быть такой же, верно?

digital-logic delay

— любознательный
источник

Если для создания затвора «NOR» с одинаковыми характеристиками вождения требуется использование транзисторов, которые в два раза больше, что это будет означать относительно емкости затвора этих транзисторов и как это повлияет на скорость?

— суперкат

По крайней мере, для семейства HC, TI перечисляет идентичные задержки распространения для 74HC00 (NAND) и 74HC02 (NOR)

— tcrosley

@placeholder Спасибо за разъяснение в вашем комментарии к моему (сейчас) удаленному ответу. Похоже, что OP имеет в виду внутренний дизайн микросхем, а не какое-либо предпочтение для разработчиков логики использовать один или другой, о чем я ошибочно говорил.

— tcrosley

@ tcrosley не проблема, могу ли я предложить вам подготовиться к решению проблемы?

— заполнитель

Ответы:

1. NAND предлагает меньше задержек.

Как вы сказали, уравнение для задержки равно но логическое усилие для NAND меньше, чем для NOR. Рассмотрим рисунок, показывающий 2 входа CMOS NAND и NOR gate. Число для каждого транзистора является мерой размера и, следовательно, емкости.

D е L a Y знак равно T (грамм час + п)

$Delay = t(gh+p)$

g

$g$

Логическое усилие можно рассчитать как . Который дает $g = C_{in}/3$

в течение 2 входа NAND и $g = 4/3$ для входа n и N ворот $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$ для входного NOR строба

обратитесь к вики за таблицей.

$h=1$ $p=2$ для обоих NAND и NOR. Следовательно, NAND имеет меньшую задержку по сравнению с NOR.

РЕДАКТИРОВАТЬ: У меня есть еще два пункта, но я не на 100% уверен в последнем пункте.

2. NOR занимает большую площадь.

Добавляя размеры транзисторов на рисунке, становится ясно, что размер NOR больше, чем у NAND. И эта разница в размере будет увеличиваться по мере увеличения количества входов.

Вентиль NOR будет занимать больше кремниевой области, чем вентиль NAND.

3. NAND использует транзисторы аналогичных размеров.

Рассматривая рисунок снова, все транзисторы в затворе NAND имеют одинаковый размер, в отличие от затворов NOR. Что снижает стоимость производства ворот NAND. При рассмотрении затворов с большим количеством входов, затворам NOR требуются транзисторы 2 разных размеров, разность размеров которых больше по сравнению с затворами NAND.

— nidhin
источник

Ваш третий комментарий просто повторяет второй комментарий.

— заполнитель

@ placeholder Я не уверен. Подумайте так: предположим, что моя схема может быть реализована либо как «только 2 входа NAND», либо как «только 2 входа NOR». При проектировании маски компоновки было бы проще, если бы мои транзисторы были одного размера. Я могу сделать маску, скопировав копию (или что-то в этом роде). Время и усилия и, следовательно, стоимость могут быть уменьшены. Поправьте меня, если это не так.

— нидхин

В первом ответе вы сказали «2 входа» g (NAND) = 4/3 и g (NOR) = 5/3. Но h (NAND) = Cout / Cin = Cout / 4 и h (NOR) = Cout / 5. а также P (NAND и NOR) = Cpt / Cinv = 6/3 = 2. Так что d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Любопытно,

О, я понял это сейчас. Когда мы водим одну нанду с другой h = 1 и аналогично, ни водим другую, ни h = 1. Тогда да задержка nand будет 10/3 и для ни будет 11/3. Огромное спасибо :)

— Любопытно,

Грубо говоря, транзисторы Nmos позволяют удвоить ток на площадь канала по сравнению с транзисторами Pmos. Вы можете думать об этом, как будто Nmos имеет половину сопротивления Pmos равного размера. То, как работает топология Cmos Nand, позволяет иметь более равные размеры транзисторов, как вы можете видеть здесь:
введите описание изображения здесь

Если какой-либо из входов низкий, то одно сопротивление Pmos повышает выходной уровень. Если оба входа высоки, то есть 2 сопротивления Nmos (~ = 1 сопротивление Pmos). Если все транзисторы имеют одинаковый минимальный размер технологического узла, то эта топология идеальна, поскольку независимо от того, используете ли вы высокий или низкий выходной сигнал, сопротивление заземления или Vdd одинаково.

И, наконец, причина, по которой транзисторы Pmos не так справедливы, как у Nmos, связана с меньшей подвижностью несущих отверстий, которые являются основными носителями PMOS. Основным носителем Nmos являются электроны, которые обладают значительно лучшей подвижностью.

Кроме того, не путайте Nand Flash с Nand Cmos. Флеш-память Nand также более популярна, но это по другим причинам.

— Орта
источник

Я думаю, что ответ будет лучше, если вы говорите об относительной нагрузке (площадь затвора) и относительной трансдуктивности и, следовательно, скорости g_m / C.

— заполнитель