Вопросы с тегом «system-verilog»

В каждом учебнике, который я видел, много говорится о том, что тестирование и проверка - это две разные концепции. Тем не менее, ни один из них не дает четкого (или достаточно ясного для меня, наконец) различия. Чтобы обеспечить некоторый контекст, я заинтересован в проверке проектов цифрового оборудования с использованием языков …

15 vhdl  verilog  test  system-verilog  verification 

В чем разница между >>и >>>в verilog / системном verilog? Я знаю, что ==тесты только для 1 и 0, в то время как ===тесты для 1, 0, X, Z. Так как это похоже на оператор сдвига?

8 verilog  system-verilog  data-operator 

Я всегда читал, что задержки, объявленные в коде RTL, никогда не могут быть синтезированы. Они предназначены только для целей моделирования, и современные инструменты синтеза будут просто игнорировать объявления задержек в коде. Например: x = #10 y;будет рассматриваться как x = y;инструмент синтеза. По каким причинам объявления о задержках на любом …

8 verilog  vlsi  system-verilog  asic