Ответы:
Это очень распространено для процессоров по разным причинам. Во-первых, тактовая частота, как правило, является сигналом с самой высокой частотой в системе, поэтому использование генератора с более низкой частотой уменьшит излучаемые радиочастотные помехи. Во-вторых, генерация фактической тактовой частоты ядра на кристалле означает, что тактовая частота может быть конфигурируемой. Снижение тактовой частоты в CMOS экономит электроэнергию, поэтому, предоставляя процессору возможность контролировать собственную тактовую частоту, программное обеспечение может масштабировать частоту процессора по мере необходимости для снижения энергопотребления. Это также делается на вашем настольном компьютере или ноутбуке - ядро работает на частоте от 2 до 3 ГГц, но на материнской плате ничего не работает так быстро, кроме последовательных шин (SATA, PCIe и USB 3).
Это генерация тактовых импульсов выполняется с помощью устройства, называемого PLL (фазовая синхронизация). Большинство ФАПЧ содержат управляемый напряжением генератор (ГУН), один-три делителя, фазовый компаратор и фильтр. Основная идея состоит в том, чтобы зафиксировать выход VCO на целое число, кратное эталонной тактовой частоте. Основная часть ФАПЧ генерирует напряжение привода для ГУН. Это делается путем деления выходного сигнала VCO и сравнения фаз с эталонным тактовым сигналом. Если фаза опережает или отстает, возникает положительное или отрицательное напряжение ошибки. Это напряжение затем интегрируется в контурный фильтр и затем передается на вход ГУН. Если фаза опережает, управляющее напряжение ГУН будет снижено, а частота ГУН уменьшится. Если фаза отстает, управляющее напряжение VCO будет повышено, а частота VCO увеличена. В конце концов, разделенный выход VCO и опорный тактовый сигнал будут совпадать по фазе и частоте, и PLL будет заблокирован.
Этот метод может генерировать только целые кратные тактовой частоты. Если опорный генератор 12 МГц, то деление на 2 в ФАПЧ будет приводить к умножению на 2, чтобы получить выходную частоту 24 МГц. Деление на 3 даст 36 МГц. Деление на 4 даст 48 МГц и т. Д.
Добавление другого делителя на входе или выходе позволяет генерировать частичную тактовую частоту. Деление на 2 и умножение на 3 в ФАПЧ даст 18 МГц. Деление на 2 и умножение на 5 даст 30 МГц. Деление на 2 и умножение на 45 даст 270 МГц.
Другое соображение заключается в том, что частотный диапазон VCO часто ограничен. Это может предотвратить генерацию частот, которые требуют больших делителей, потому что тогда частота VCO будет слишком низкой или слишком высокой. Добавление другого делителя, чтобы можно было разделить и опорный вход, и выход ФАПЧ, несколько смягчает эту проблему, так что ФАПЧ может генерировать более широкий диапазон частот. Пока деление не является простым числом, его можно разделить между делителями на входе и выходе, чтобы ГУН работал в своем диапазоне рабочих частот.
Это делается с помощью так называемого умножителя цикла с фазовой синхронизацией, см. Также вики . В микроконтроллере работает небольшой генератор, управляемый напряжением (ГУН), который специально разработан для стабильной работы на желаемой рабочей частоте ядра. Затем эту частоту делят вниз через каскад триггеров и сравнивают с частотой кристалла. Возникшая ошибка возвращается обратно в VCO для ее исправления. Когда обе частоты в конечном итоге находятся в фазе, говорят, что они синхронизированы по фазе, и тактовые частоты MCU могут управляться от VCO.
Внутри IMU есть аппаратные умножители, которые умножают входную тактовую частоту 12 МГц на более высокие значения. Это может быть достигнуто с помощью так называемой петли фазовой блокировки. Представьте себе , что - то вроде этого чипе NB3N502 ( техническое описание ) внутри микроконтроллера.
Узнайте больше о PLL и умножении часов на вики: