Скорость, с которой будет работать ваш процессор, будет зависеть от самой длинной задержки флопа-флопа в вашем синтезированном дизайне. Задержка флоп-флоп будет включать в себя часы до Q, маршрутизацию, логику / LUT и время настройки флопа. Они, сложенные вместе, образуют критический путь вашего времени, который вы можете проверить в отчете о времени с помощью инструмента «место и маршрут».
Существуют целые дисциплины проектирования, посвященные созданию архитектур, которые минимизируют эту задержку для получения максимальной отдачи от данного процесса - конвейерная обработка, параллельное выполнение, спекулятивное выполнение и так далее. Это увлекательная, захватывающая задача - выжать последнюю унцию производительности из ПЛИС (или, если на то пошло, ASIC).
Тем не менее, производители ПЛИС будут давать различные оценки скорости для своих частей, которые соответствуют максимальной частоте МГц. Например, -2 Xilinx Artix - это, грубо говоря, часть «250 МГц», хотя она способна к более высокой тактовой частоте для высокотрубных конструкций.
Когда вы взаимодействуете с инструментами синтеза FPGA и инструментами определения местоположения и маршрутизации, вам нужно будет дать ограничения для вашего проекта. Они сообщают инструменту о целевой задержке флоп-флоп, которую вы пытаетесь достичь. В Quartus (Altera) и Vivado (Xilinx) эти ограничения используют синтаксис, называемый SDC, который обозначает ограничения проектирования Synopsys. SDC изначально пришла из мира ASIC, а также была принята индустрией FPGA. Познакомьтесь с SDC - это поможет вам получить желаемые результаты.
У Altera и Xilinx есть онлайновые сообщества для помощи в использовании синтаксиса SDC и многие другие темы.
Тем не менее, если вы заботитесь о скорости, вы должны рассмотреть FPGA, в которой есть жесткий макрос процессора, такой как Zynq.