Согласующие резисторы: нужны ли они?

Для проекта, который я разрабатываю, я использую IS42s32800 (TSOP) SDRAM с микроконтроллером LPC1788 (QFP). На печатной плате у меня есть 4 слоя с плоскостью заземления прямо под верхним сигнальным слоем и плоскостью VDD прямо над нижним сигнальным слоем. Средняя длина трасс между ЦП и ОЗУ составляет 60 мм, самая длинная трасса - 97 мм, линия синхронизации - 53 мм, и ни на одной из линий не установлены нагрузочные резисторы. Что меня интересует, так это то, действительно ли необходимо иметь согласующие резисторы на линиях DRAM. Будет ли этот дизайн работать без них, или мне даже не стоит попробовать его без резисторов?

Если частота / время нарастания и расстояние достаточно велики, чтобы вызвать проблемы, тогда да, вам нужно прекращение.

Модель линии электропередачи

На самой длинной трассе 97 мм, я думаю, вы, вероятно, обойдетесь без них (учитывая результаты расчетов ниже). Если у вас есть пакет PCB, который обрабатывает модели IBIS и моделирование на уровне платы (например, Altium и другие дорогие пакеты), то смоделируйте вашу установку и определите, вам нужны они из результатов.

Если у вас нет этой возможности, то вы можете сделать некоторые грубые вычисления, используя SPICE.
У меня был небольшой беспорядок с LTSpice , вот результаты (не стесняйтесь исправлять вещи, если кто-то видит ошибку)

Если мы предположим:

• Ваше время нарастания входного сигнала ОЗУ составляет около 2 нс
• PCB - FR4 с Er или ~ 4.1
• Толщина меди PCB составляет 1 унция = 0,035 мм
• Высота трассы над поверхностью земли = 0,8 мм
• Ширина трассы = 0,2 мм
• Длина трассы = 97 мм
• Ввод данных RAM составляет 10 кОм параллельно с 5 пФ (емкость из таблицы данных, сопротивление, выбранное для типичного входа LVTTL, поскольку ничего не дано - таблица данных довольно плохая, например, ток утечки на стр.21 указан как 10A !?)
• Полное сопротивление драйвера составляет 100 Ом (взято из максимальных / низких значений выходных данных и тока -> Vh = Vdd - 0,4 @ 4 мА, поэтому 0,4 В / 4 мА = 100 Ом)

Используя wCalc (калькулятор линии передачи), установленный в режим микрополоски, и набирая числа, мы получаем:

• Zo = 177,6Ом
• L = 642,9 pH / мм
• C = 0,0465 пФ / мм
• R = 34,46 мОм / мм
• Задержка = 530,4 пс

Теперь, если мы введем эти значения в LTSpice с использованием элемента линии передачи с потерями и смоделируем, мы получим:

Вот симуляция вышеуказанной схемы:

Из этого результата видно, что при выходном сопротивлении 100 Ом мы не должны ожидать никаких проблем.

Просто для интереса, скажем, у нас был драйвер с выходным импедансом 20 Ом, результат был бы совершенно другим (даже при 50 Ом наблюдается перепад 0,7 В / перегрузка. Обратите внимание, что это частично связано с входной емкостью 5 пФ, вызывающей звон, превышение в 2 нс было бы меньше без емкости [~ 3,7 В], так как Кортук также указывает на проверку сосредоточенных параметров, даже если не рассматривать как TLine - см. конец):

Эмпирическое правило: если время задержки (время прохождения сигнала от драйвера к входу) составляет более 1/6 времени нарастания, то мы должны рассматривать трассу как линию передачи (обратите внимание, что некоторые говорят, что 1/8, некоторые скажем 1/10, что более консервативно) С задержкой 0,525 нс и временем нарастания 2 нс, что дает 2 / 0,525 = 3,8 (<6), мы должны рассматривать его как TLine. Если мы увеличим время нарастания до 4 нс -> 4 / 0,525 = 7,61 и повторим то же самое моделирование 20 Ом, мы получим:

Мы видим, что звон гораздо меньше, поэтому, вероятно, никаких действий предпринимать не нужно.

Таким образом, чтобы ответить на вопрос, предполагая, что я близок к параметрам, маловероятно, что пропуск их вызовет у вас проблемы - тем более, что я выбрал время нарастания / спада 2 нс, что быстрее, чем таблица данных LPC1788 (с.88 Tr min = 3 нс, Tfall min = 2,5 нс)
Конечно, установка 50-омного резистора на каждую линию, вероятно, не повредит.

Модель с сосредоточенными компонентами

Как отмечено выше, даже если линия не является линией передачи, у нас все еще может быть звонок, вызванный сосредоточенными параметрами. Трасса L и приемник C могут вызвать много звонков, если Q достаточно велик.
Эмпирическое правило заключается в том, что в ответ на совершенный шаговый ввод Q 0,5 или меньше не будет звонить, Q 1 будет иметь превышение на 16% и Q 2 44%.
На практике ни один шаговый ввод не является идеальным, но если шаг сигнала имеет значительную энергию выше резонансной частоты LC, тогда будет сигнал.

Так что для нашего примера импеданса драйвера с сопротивлением 20 Ом, если мы просто будем рассматривать линию как сосредоточенную цепь, Q будет:

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

(Емкость равна 5 пФ, входная емкость + линейная емкость - сопротивление линии не учитывается)

Ответ на идеальный шаг ввода будет:

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

Таким образом, наихудший пик выброса составит 3,3 В + 2,23 В = ~ 5,5 В

Для времени нарастания 2 нс нам необходимо рассчитать резонансную частоту LC и спектральную энергию выше этого значения из-за времени нарастания:

Частота звонка = 1 / (2PI * sqrt (LC)) = 1 / (2PI * sqrt (62,36nH * 9,511pF)) = 206 МГц

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$

Время нарастания 2 нс имеет значительную энергию ниже («большого пальца») частоты «колена», которая:

0,5 / Tr = 0,5 / 2 нс = 250 МГц, что выше частоты звонка, рассчитанной выше.

При частоте колена, точно равной частоте звонка, превышение будет примерно вдвое меньше, чем у идеального шага, поэтому в ~ 1,2 раза выше частоты колена мы, вероятно, смотрим около 0,7 от идеального шага:

Так 0,7 * 2,23 В = ~ 1,6 В

Расчетный пик перерегулирования с временем нарастания 2 нс = 3,3 В + 1,6 В = 4,9 В

$\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$

моделирование:

Идеальный шаг симуляции:

2 нс Risetime Simulation:

Решение (с добавлением резистора 100 Ом Rdrv + 60 Ом = 160 Ом в общей сложности R1):

Мы видим, что добавление резистора 160 Ом приводит к ожидаемому критическому затуханию отклика на 0 В.

Вышеприведенные расчеты основаны на эмпирических правилах и не совсем точны, но в большинстве случаев должны быть достаточно близки. Отличная книга Джонсона и Грэма «Высокоскоростное цифровое проектирование» является отличным справочником для такого рода расчетов и многого другого (см. Главу примера NEWCO, чтобы узнать, как это описано выше, но лучше - многое из вышеперечисленного было основано на знаниях этого книга)

Altera рекомендует их использовать с некоторыми типами SDRAM в этом документе, но говорит, что их можно избежать, используя внутреннее завершение для FPGA и SDRAM, если оно предлагается. Ни у одной из плат FPGA, которые у меня есть с SDRAM, нет внешних оконечных устройств на соединениях, и устройства не имеют внутренних оконечных устройств. Похоже, что они должны быть использованы в идеале, но на практике они часто прекращаются. Вы должны сойти с рук с этим.