Честно говоря, если вам действительно нужен формат списка соединений, который на практике будет работать практически с любым инструментом, у вас есть только два серьезных варианта:
Да, это полнофункциональные языки описания аппаратного обеспечения, и использование их в качестве списка соединений можно считать излишним. Тем не менее, это очень просто, и если инструмент выдает простой, структурный VHDL или Verilog, вы можете быть совершенно уверены, что сможете вернуть дизайн практически в любой другой инструмент EDA.
Дополнительным преимуществом является то, что большинству других форматов списков соединений (например, EDIF) необходимо иметь внешне определенный набор примитивов - либо специфичный для поставщика, либо похожий на LPM. С VHDL и Verilog листья самого низкого уровня (примитивы) могут быть просто такими, как вы хотите (например, синтезируемый код RTL, имитационные модели, черные ящики и т. Д.).
Однако, если вам абсолютно необходим фактический формат списка цепей, я предлагаю использовать формат gnetlist, который затем можно преобразовать во многие другие форматы.