Почему регуляторы LDO имеют такое большое падение напряжения?


9

Почему линейные регуляторы LDO не используют МОП-транзисторы в качестве основного компонента, чтобы иметь возможность минимального выпадения = 0 (ну, в зависимости от тока, должно быть еще несколько мВ)?

Или можно ожидать создания 0-выпадающего регулятора на основе MOSFET и операционного усилителя?


1
Я видел, как LDO падает только на 50 мВ. Не достаточно хорош?
stevenvh

Довольно хорошо, но MOSFET должен быть в состоянии сделать больше :-)
BarsMonster

Ответы:


8

Там являются регуляторы с выпадением напряжения , близким к 0 мВ. См. Рисунок 5 на стр. 6 в TPS73101, без колпачка, NMOS, 150 мА, регулятор с низким падением напряжения и защитой от обратного тока .

Другим примером является LTC1844 - 150 мА, Micropower, Low Noise, VLDO Linear Regulator .

Проблема с регуляторами при таких низких выпадающих напряжениях заключается в том, что в этих регионах они имеют дрянные параметры (регулирование линии / нагрузки и PSRR ).

Что касается части, если возможно построить такой регулятор с операционным усилителем и дискретным устройством MOS - да, это возможно. Вам придется использовать PMOS и позаботиться о стабильности (в такой конфигурации непросто сделать петлю обратной связи стабильной).


Понятно, спасибо ... Именно то, о чем я думал ... На основе P-MOSFET без каких-либо зарядов: -D
BarsMonster

Если у вас выпадение напряжения 0 В, у вас нет никакого линейного регулирования вообще! :-)
stevenvh

2

Если вы хотите сверхнизкое LDO, вам нужно устройство с чрезвычайно низким входным напряжением насыщения (например, FET) и каким-то образом иметь управляющее напряжение выше, чем на входе.

Использование BJT всегда будет ограничивать вас VCEНапряжение насыщения, плюс вам необходим достаточный базовый ток, чтобы гарантировать, что транзистор будет полностью включен при необходимости. Так жеVBEнапряжение должно быть принято во внимание. Если база находится на 1 В ниже коллектора, то излучатель должен быть больше 1 В +VBE понизит.

Если вы используете N-канальный FET в качестве элемента последовательного прохода, вам нужно поднять затвор достаточно высоко над источником, чтобы FET проводил полностью. Многим полевым транзисторам логического уровня требуется больше, чем на вольт. Много FETs с хорошимRDS(on)нужно даже выше, чем это. Например, если вы привязываете затвор к входному напряжению, вы можете ожидать, чтоVGS пороговое напряжение будет падать через MOSFET, что делает его LDO с «потерями» в соответствии с определением вашего вопроса.

Дискретный LDO с использованием полевого транзистора и драйвера, способного полностью включить MOSFET (т.е. более высокое напряжение затвора, чем входное напряжение), позволит вам создать LDO, который будет иметь только серию RDS(on)потеря, теоретически. Но опять же, если у вас уже есть более высокая шина, почему бы не использовать ее в качестве входа регулятора и перестать беспокоиться о сверхнизком LDO?


1
А как насчет P-MOSFET и инвертированного сигнала управления?
BarsMonster

N-канальные МОП-транзисторы представляют собой устройства с электронным носителем, тогда как МОП-транзисторы с каналом P - нет. Вы не можете достичь того же минимумаRDS(on)в P-канале как N-канал, даже с более простым управлением. В противном случае все равно будет работать.
Адам Лоуренс

1
@Madmanguruman - вы можете сделать так, чтобы PMOS имел тот же RDSon, что и nmos - он должен быть примерно в 3 раза больше, чем NMOS, изготовленный по той же технологии. Основная проблема с основанными на pmos LDO состоит в том, что сделать их стабильными и / или сделать их с приличными параметрами очень сложно.
Мазурнизация

Согласен - мое заявление основывалось на поддержании постоянного размера пакета для детали.
Адам Лоуренс

@mazurnification: Были бы какие-нибудь трудности с использованием NFET, но регулируя отрицательный рельс, а не положительный? Я знаю, что более распространенной топологией схемы является регулирование положительной шины (7805 гораздо более популярны, чем 7905), но во многих приложениях это действительно не имеет значения.
суперкат


0

Я разработал схему дискретного линейного регулятора LDO, используя n-канальный MOSFET для создания отрицательного напряжения. Это было 22 года назад, и я опубликовал это в электронном журнале, созданном для зарядки батарей SLA при напряжении 13,8 вольт.

Тысячи были построены в той или иной форме, и у меня не было никаких проблем со стабильностью. Эта старая простая схема может быть сконфигурирована с полевым транзистором с каналом p-типа и более низкими выходными напряжениями, и в наши дни падение будет ограничено низким сопротивлением МОП-транзистора. Компоненты SMD означают, что дискретность не является штрафом, поэтому я знаю, что теперь возможно очень низкое падение.


1
Есть ссылка на статью?
Питер Грин

Питер Грин. В дни, предшествующие интернету, я отправлял статьи ЛЕО СИМПСОНУ, который является редактором австралийского журнала «Силиконовая микросхема». Рукописные рукописи, которые я отправлял, иногда помещались в раздел схем. Я уверен, что это опубликовал но не выиграл.
Аутист
Используя наш сайт, вы подтверждаете, что прочитали и поняли нашу Политику в отношении файлов cookie и Политику конфиденциальности.
Licensed under cc by-sa 3.0 with attribution required.