Если вы хотите сверхнизкое LDO, вам нужно устройство с чрезвычайно низким входным напряжением насыщения (например, FET) и каким-то образом иметь управляющее напряжение выше, чем на входе.
Использование BJT всегда будет ограничивать вас VCEНапряжение насыщения, плюс вам необходим достаточный базовый ток, чтобы гарантировать, что транзистор будет полностью включен при необходимости. Так жеVBEнапряжение должно быть принято во внимание. Если база находится на 1 В ниже коллектора, то излучатель должен быть больше 1 В +VBE понизит.
Если вы используете N-канальный FET в качестве элемента последовательного прохода, вам нужно поднять затвор достаточно высоко над источником, чтобы FET проводил полностью. Многим полевым транзисторам логического уровня требуется больше, чем на вольт. Много FETs с хорошимRDS(on)нужно даже выше, чем это. Например, если вы привязываете затвор к входному напряжению, вы можете ожидать, чтоVGS пороговое напряжение будет падать через MOSFET, что делает его LDO с «потерями» в соответствии с определением вашего вопроса.
Дискретный LDO с использованием полевого транзистора и драйвера, способного полностью включить MOSFET (т.е. более высокое напряжение затвора, чем входное напряжение), позволит вам создать LDO, который будет иметь только серию RDS(on)потеря, теоретически. Но опять же, если у вас уже есть более высокая шина, почему бы не использовать ее в качестве входа регулятора и перестать беспокоиться о сверхнизком LDO?