Я работаю над макетом DDR3 с тактовой частотой 533 МГц в сбалансированной T-конфигурации. В настоящее время я не могу маршрутизировать строки address / ctrl с равным количеством переходных отверстий (+1 на ограниченном количестве строк). Все линии были проложены на одинаковую длину в течение 20 мил.
Моя промежуточная задержка рассчитана как 68 пикосекунд, что соответствует разнице в см в эффективной длине этих линий, скорости распространения на плате были рассчитаны как 54ps и 69ps на см внешний / внутренний соответственно. При частоте 533 МГц сигнал распространяется от 13,6 см до 17 см (в зависимости от внутреннего / внешнего слоя) за пол цикла, что приводит к перекосу примерно 6-7% для этих линий.
Могу ли я положиться на DQS и написать калибровку нивелирования для компенсации этой разницы в эффективных длинах, или мне следует сбрить сантиметр от линий с помощью дополнительных переходов?